Қазақстан Республикасының Ғылым және жоғары білім министрлігі

жүктеу 283,8 Kb.

бет	2/3
Дата	09.04.2023
өлшемі	283,8 Kb.
	#42079
түрі	Программа

1 2 3

ВНДЛ Лаб2

1.2 VHDL тілінде берілген логикалық элементтің сипаттамасы

1 D-триггер зерттеу
1.1 Ақиқат кестесі
D-триггерінің ақиқат кестесі келесі кестеде көрсетілген:

Кесте 1.1

Clk	Data	Q_t
0	0	Qt-1
0	1	Qt-1
1	0	0
1	1	1

D-триггерінің схемасы келесідей болады:

Сур. 1.1 – D-триггерінің схемасы

1.2 VHDL тілінде берілген логикалық элементтің сипаттамасы
VHDL-де триггер схемаларын сипаттау үшін wait және if операторлар синхроимпульс көтерілу немесе төмендеу фронттарының атрибуттарын пайдаланатын процесспен бірге пайдаланылады.
Төменде фронт триггерінің сипаттамаларын жасау мысалдары берілген:
– (clk'event and clk='1') – көтерілу фронты триггер атрибуты;
– (clk'event and clk='0') – төмендеу фронты іске қосу атрибуты
– rising_edge(сағаттық) - көтерілу фронтынан функцияны шақыру;
– falling_edge(сағат) – төмендеу фронтынан функцияны шақыру
Көтерілу фронты бойынша жасайтын D-триггер үшін сипаттама жазамыз:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity D_trigger_VHDL is
Port ( D : in STD_LOGIC;
C : in STD_LOGIC;
Q : out STD_LOGIC);
end D_trigger_VHDL;
architecture Behavioral of D_trigger_VHDL is begin
process (C) begin
if (C'event and C = '1')
then Q<= D;
end if;
end process;
end Behavioral;

Сонда кодты тексеріп, дұрыс болған кезде біз келесідей схеманы аламыз.

Сур. 1.2 – D-триггер технологиялық схемасы

жүктеу 283,8 Kb.

Достарыңызбен бөлісу:

1 2 3